From 478eac03cfb87523a8b317528ecfd8ae3fe3cacf Mon Sep 17 00:00:00 2001 From: "victor.fraile" Date: Wed, 25 Mar 2026 15:52:20 +0000 Subject: [PATCH] =?UTF-8?q?A=C3=B1adir=20lsn50-v2-xkc-y25-v-drainage/docs/?= =?UTF-8?q?validacion-fisica.md?= MIME-Version: 1.0 Content-Type: text/plain; charset=UTF-8 Content-Transfer-Encoding: 8bit --- .../docs/validacion-fisica.md | 68 +++++++++++++++++++ 1 file changed, 68 insertions(+) create mode 100644 lsn50-v2-xkc-y25-v-drainage/docs/validacion-fisica.md diff --git a/lsn50-v2-xkc-y25-v-drainage/docs/validacion-fisica.md b/lsn50-v2-xkc-y25-v-drainage/docs/validacion-fisica.md new file mode 100644 index 0000000..516af6d --- /dev/null +++ b/lsn50-v2-xkc-y25-v-drainage/docs/validacion-fisica.md @@ -0,0 +1,68 @@ +# Validación física + +## Objetivo de la validación + +Demostrar que la combinación: + +- `LSN50 v2.x` +- `XKC-Y25-V` +- circuito `pull-up + diodo` + +funciona de forma estable para representar el estado de drenaje como entrada digital transportable por LoRaWAN. + +## Condiciones de prueba + +- nodo LoRaWAN: `Dragino LSN50 v2.3` +- gateway: `Dragino DLOS8N` +- network/application server: `ChirpStack` +- herramienta de consola: `UART/USB-TTL` +- medida eléctrica: `multímetro` + +## Ajustes de prueba usados + +### TDC +- `10000 ms` +- equivalente a `10 s` + +### 5VT +- `2000 ms` + +## Resultado funcional + +- el `XKC` queda alimentado aproximadamente `2 s` por ciclo +- durante la ventana de `5V`, el sensor se enciende y detecta correctamente +- el estado digital pasa a uplink LoRaWAN +- el decoder lo interpreta correctamente por `byte6 & 0x02` + +## Problemas reales resueltos + +### 1. El +5V parecía no estar +Se resolvió entendiendo que: +- el rail puede estar gobernado por firmware +- una medida sin carga puede engañar +- hubo que forzar ciclos y alargar la ventana + +### 2. `PA12` veía tensiones peligrosas o intermedias +Se resolvió con: +- pull-up +- diodo de bloqueo + +### 3. El bit observado no era el correcto +Se resolvió con una prueba determinista sin sensor: +- `PA12` forzado a `VDD` +- `PA12` forzado a `GND` + +### 4. El circuito anterior no era robusto +Se validó como robusto el esquema final con: +- `47k` +- `1N4148` +- `PA12` +- alimentación `5VT` + +## Estado final alcanzado + +- circuito funcional validado +- lectura digital estable durante ventana válida +- decoder correcto cerrado +- downlink operativo +- kit apto como base de una vertical de drenaje controlable \ No newline at end of file